Progettare un divisore di frequenza, ovvero un circuito che riceve in ingresso un segnale di clock di frequenza f e produce in uscita un segnale di clock di frequenza . Ovviamente, la durata dell'impulso è T in ingresso, Tx8 in uscita.

Analizzare il seguente circuito sequenziale:

Derivare l'automa a stati finti che rappresenta il funzionamento del circuito.

Soluzioni :

(accennate)

Un singolo FF JK connesso come in figura funziona come divisore di frequenza f/2:

Banalmente, è possibile realizzare un divisore di frequenza f/n usando log₂n FF di tipo JK con J=K=1 (oppure Toggle con T=1), collegando l'output Qi del i-esimo FF con il clock del (i+1)- esimo FF.

Tale circuito rappresenta un contatore ASINCRONO (infatti i FF non hanno lo stesso segnale di clock).

Volendo utilizzare un circuito sincrono (ricordatevi che la metodologia di sintesi illustrata a lezione si applica ai soli circuiti sincroni) possiamo ancora usare un contatore (sincrono) con log₂n FF (log8=3), sincronizzati sul clock la cui frequenza si desidera dividere.

Formalmente, la tabella degli stati futuri è la seguente (nella tabella sono anche evidenziate le transizioni):

Da cui ricaviamo:

J0=K0= 1

J1= Q0

J2= Q0Q1

(in generale, per un contatore sincrono ad n bit, Ji= ’ Qj (j=1..i-1)

Si osservi in tabella (colonne 1 e 2) che Q2 ha un fronte di salita ogni 8 fronti di salita del clock, come richiesto.

E' banale ricavare lo schema circuitale.

Si ricavano dapprima le espressioni booleane degli input JK dei 3 FF.

Quindi si ricava la tabella degli stati futuri e l'automa.

La sequenza contata è 000 111 101 011 100 010 000…

Si noti che, qualora il sistema erroneamente ricada in uno stato non incluso nella sequenza, comunque "ricade" successivamente nel ciclo previsto.